在半导体制造设备中，光刻机、刻蚀机、薄膜沉积设备是三大主要的设备，根据 SEMI 测算数据，光刻机、刻蚀机、薄膜沉积设备分别约占半导体设备市场的24%、20%和20%。 刻蚀是利用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，目标是在涂胶的硅片上正确地复制掩模图形。   一、半导体刻蚀工艺 刻蚀是用化学或物理方法对衬底表面或表面覆盖薄膜进行选择性腐蚀或剥离的过程，进而形成光刻定义的电路图形。 刻蚀的基本目标是在涂胶的硅片上正确的复制掩模图形，有图形的光刻胶层在刻蚀中不受到腐蚀源显著的侵蚀，这层掩蔽膜用来在刻蚀中保护硅片上的特殊区域而选择性地刻蚀掉未被光刻胶保护的区域。   （一）不同的刻蚀工艺：干法刻蚀、湿法刻蚀 干法刻蚀主要利用反应气体与等离子体进行刻蚀，利用等离子体与表面薄膜反应，形成挥发性物质，或者直接轰击薄膜表面使之被腐蚀的工艺。干法刻蚀可以在某一特定方向上进行切割，使得实现理想中纳米（nm）级的超精细图案轮廓。 湿法刻蚀工艺主要是将被刻蚀材料浸泡在腐蚀液内进行腐蚀，该刻蚀方法会导致材料的横向纵向同时腐蚀，会导致一定的线宽损失。目前来看，干法刻蚀在半导体刻蚀中占据绝对主流地位，市场占比约90%。 简单来说，干法刻蚀就像用刀刻，“刀”可以是反应气体、等离子体等，因此可以精准的刻蚀出图案。湿法刻蚀就像用腐蚀性液体刻，不光能腐蚀光刻胶未覆盖的区域，而且会横向腐蚀光刻胶覆盖下材料的侧面，导致线宽损失，对刻蚀的精准度也有影响，因此主流工艺还是用干法刻蚀。   （二）不同的刻蚀材料：介质刻蚀、硅刻蚀、金属刻蚀 金属刻蚀主要是在金属层上去除铝、钨或铜层，以在逐级叠加的芯片结构中生成互联导线图形；硅刻蚀（包括多晶硅）应用于需要去除硅的场合，如刻蚀多晶硅晶体管栅、硅槽电容；介质刻蚀是用于介质材料的刻蚀，如二氧化硅。铜互连发展使得金属刻蚀萎缩，介质刻蚀份额扩大，2020年介质刻蚀设备份额超40%。   （三）干法刻蚀的不同方式：化学反应、物理去除、化学物理混合 1、物理性刻蚀，又称离子束溅射刻蚀，原理是使带能粒子在强电场下加速，这些带能粒子通过溅射刻蚀作用去除未被保护的硅片表面材料。 2、化学性刻蚀，又称等离子体刻蚀，纯化学刻蚀作用中，通过等离子体产生的自由基和反应原子与硅片表面的物质发生化学反应达到刻蚀的效果，可以得到较好的刻蚀选择性和较高的刻蚀速率。 3、物理化学性刻蚀，即反应离子刻蚀，利用离子能量来使被刻蚀层的表面形成容易刻蚀的损伤层和促进化学反应，具有各向异性强的优势，是超大规模集成电路工艺中很有发展前景的一种刻蚀方法。   （四）等离子刻蚀中的不同设备：ICP、CCP 目前等离子刻蚀是晶圆制造中使用的主要刻蚀方法，电容性等离子刻蚀（CCP）和电感性等离子刻蚀（ICP）是两种常用的等离子刻蚀方法。 CCP 刻蚀的原理是将施加在极板上的射频或直流电源通过电容耦合的方式在反应腔内形成等离子体，主要用于刻蚀氧化物、氮化物等硬度高、需要高能量离子反应刻蚀的介质材料。 ICP 刻蚀的原理是将射频电源的能量经由电感线圈，以磁场耦合的形式进入反应腔内部，从而产生等离子体并用于刻蚀，主要用于刻蚀单晶硅、多晶硅等材料。 原子层刻蚀（ALE）能够精确控制刻蚀深度，成为未来技术升级趋势。原子层刻蚀（ALE）是指通过一系列的自限制反应去除单个原子层，不会触及和破坏底层以及周围材料的先进半导体生产工艺。 二、半导体刻蚀设备竞争格局 （一）海外公司主导 半导体刻蚀设备市场主要由美日厂商主导。半导体刻蚀设备领域长期由海外龙头垄断，根据中商情报网统计，全球刻蚀企业前三大分别是泛林半导体（Lam Research）、东京电子（TEL）、应用材料（AMAT），全球市占率合计 91%，其中泛林半导体以45%的市场份额遥遥领先，东京电子和应用材料则分别占据 28%和18%的市场份额。   （二）国内公司 国产刻蚀设备自给率不足两成，代表公司有中微公司、北方华创、屹唐股份。制程上中微公司5nm介质刻蚀设备已打入台积电，较为领先；北方华创65-28nm硅刻蚀机和金属刻蚀机都有涉猎。   （三）下游采购 国内的芯片大厂采购主要以进口为主，国产刻蚀设备中中标量较高的亦是中微半导体、北方华创、屹唐半导体三家。   三、相关标的 1、中微公司 主要产品为用于 IC集成电路领域的等离子体刻蚀设备(CCP、ICP)、深硅刻蚀设备(TSV)、LED领域的MOCVD设备等。   2、北方华创 主营半导体装备、真空装备、新能源锂电装备及精密元器件业务。   3、屹唐半导体 屹唐股份拥有传统等离子体刻蚀设备 paradigmE 系列和新产品 Novyka 系列。

在本文将简要说明湿法蚀刻和干法蚀刻每种蚀刻技术的特点和区别。 在半导体制造中，在处理基板或在基板上形成的薄膜的过程中，有一种称为“蚀刻”的技术。蚀刻技术的发展对实现英特尔创始人戈登·摩尔在1965年提出的“晶体管的集成密度将在1.5到2年内翻一番”的预测（俗称“摩尔定律”）起到了推动作用。   蚀刻不是像沉积或键合那样的“加”过程，而是“减”过程。另外，根据刮削方式的不同，分为两大类，分别称为“湿法蚀刻”和“干法蚀刻”。简单来说，前者是熔法，后者是挖法。   在本文中，我们将简要说明湿法蚀刻和干法蚀刻每种蚀刻技术的特点和区别，以及各自适合的应用领域。    蚀刻工艺概述   蚀刻技术据说起源于15世纪中叶的欧洲。当时，将酸倒入刻有图案的铜板上，腐蚀裸铜，形成凹版。利用腐蚀作用的表面处理技术被广泛称为“蚀刻”。 半导体制造过程中蚀刻工艺的目的是按照图纸切割衬底或衬底上的薄膜。通过重复成膜、光刻和蚀刻的准备步骤，将平面结构加工成三维结构。    湿法蚀刻和干法蚀刻的区别   在光刻工艺之后，曝光的基板在蚀刻工艺中进行湿法蚀刻或干法蚀刻。   湿法蚀刻使用溶液腐蚀和刮掉表面。虽然这种方法可以快速且廉价地加工，但它的缺点是加工精度略低。因此，干法蚀刻诞生于1970年左右。干法蚀刻不使用溶液，而是使用气体撞击基板表面进行刮擦，其特点是加工精度高。    “各向同性”和“各向异性”   在介绍湿法蚀刻和干法蚀刻的区别时，必不可少的词是“各向同性”和“各向异性”。各向同性是指物质和空间的物理性质不随方向变化，各向异性是指物质和空间的物理性质随方向不同而不同。   各向同性蚀刻是指在某一点周围蚀刻进行相同量的情况，各向异性蚀刻是指蚀刻在某一点周围根据方向不同进行的情况。例如，在半导体制造过程中的刻蚀中，往往选择各向异性刻蚀，以便只刮削目标方向，而留下其他方向。   使用化学品的湿蚀刻   湿蚀刻利用化学品和基板之间的化学反应。采用这种方法，虽然各向异性刻蚀并非不可能，但比各向同性刻蚀要困难得多。溶液和材料的组合有很多限制，必须严格控制基板温度、溶液浓度、添加量等条件。   无论条件调整得多么精细，湿法蚀刻都难以实现1μm以下的精细加工。其原因之一是需要控制侧面蚀刻。   侧蚀是一种也称为底切的现象。即使希望通过湿式蚀刻仅在垂直方向（深度方向）溶解材料，也不可能完全防止溶液撞击侧面，因此材料在平行方向的溶解将不可避免地进行。由于这种现象，湿蚀刻随机产生比目标宽度窄的部分。这样，在加工需要精密电流控制的产品时，再现性低，精度不可靠。   干法刻蚀适用于微细加工的原因   相关技术描述适用于各向异性蚀刻的干法蚀刻用于需要高精度加工的半导体制造工艺中。干法刻蚀常指反应离子刻蚀（RIE），广义上可能还包括等离子刻蚀和溅射刻蚀，但本文将重点介绍RIE。   为了解释为什么干法蚀刻更容易进行各向异性蚀刻，让我们仔细看看 RIE 工艺。将干法蚀刻刮除基板的过程分为“化学蚀刻”和“物理蚀刻”两种，就很容易理解了。   化学蚀刻分三个步骤进行。首先，反应气体被吸附在表面上。然后由反应气体和底物材料形成反应产物，最后反应产物被解吸。在随后的物理蚀刻中，通过垂直向基板施加氩气来垂直向下蚀刻基板。   化学蚀刻各向同性地发生，而物理蚀刻可以通过控制气体应用的方向而各向异性地进行。由于这种物理蚀刻，干法蚀刻比湿法蚀刻更能控制蚀刻方向。 干湿法也和湿法蚀刻一样需要严格的条件，但它比湿法蚀刻具有更高的再现性，并且有许多更容易控制的项目。因此，毫无疑问，干法刻蚀更有利于工业化生产。   为什么仍然需要湿法蚀刻   一旦了解了看似万能的干法蚀刻，您可能想知道为什么湿法蚀刻仍然存在。   然而，原因很简单：湿法蚀刻使产品更便宜。   干法蚀刻和湿法蚀刻之间的主要区别在于成本。湿法蚀刻所用的化学药品并没有那么贵，设备本身的价格据说是干法蚀刻设备的1/10左右。此外，加工时间短，可同时加工多块基板，降低了生产成本。因此，我们可以将产品成本保持在较低水平，从而使我们比竞争对手更具优势。如果对加工精度要求不高，很多企业会选择湿法蚀刻进行粗略量产。   蚀刻工艺是作为在微细加工技术中发挥作用的工艺而引入的。刻蚀工艺大致分为湿法刻蚀和干法刻蚀，如果重视成本的话前者更好，如果需要1μm以下的微细加工则后者更好。理想情况下，您可以根据要生产的产品和成本来选择流程，而不是根据哪个更好。

刻蚀技术总述 在20世纪60年代后期，湿法刻蚀曾经是低成本集成电路制造的关键技术。半导体工艺制程及芯片性能的不断迭代不断提升，随着制程进入六次微米级，基于化学反应的湿法刻蚀，已经跟不上芯片的精度要求了，逻辑电路自然不用说，关键层需要纳米级的精密刻蚀，即便像DRAM之类相对粗糙的存储芯片，要刻出里面又窄又深的电容沟槽，也需要方向感极强的雕刻方法，这就是干法刻蚀。湿法用的是液体，干法用的是气体。   湿法刻蚀由于精度较差，只适用于很粗糙的制程，但它还是有优点的，比如价格便宜，适合批量处理，酸槽里可以一次浸泡25张硅片，所以有些高校和实验室，还在用湿法做器件，芯片厂里也会用湿法刻蚀来显露表面缺陷（defect），腐蚀背面多晶硅。   干法刻蚀因为它的方向性好，气体配比和射频电源，也能实现更精密的调控，在主流的芯片制程中，超过90%的芯片刻蚀都是干法。 抛开技术的复杂程度不谈，干法的缺点主要有俩个，一个是贵，一个是慢。一台进口刻蚀机的价格，数百万美元，那比光刻机是便宜多了，但是不同介质的刻蚀，需要买不同的刻蚀机，而且工艺中，刻蚀的时长远超光刻，因此产线上，一台光刻机，要配多台刻蚀机，按照设备总成本来计算，两者的开销差不多。 今天我们主要展开讲干法刻蚀在工艺制程中的具体分类及反应气体。   干法刻蚀简述 芯片厂每天消耗很多特种气体，其中很大一部分就用于刻蚀。这些气体在精确配比后，被通入反应腔内，再用电容或电感耦合的方式，让气体完全或部分电离，形成等离子或离子束，经过电场加速，射向硅片进行刻蚀，这是一种兼具物理与化学属性的雕刻方式。   如果侧重化学攻击，可以通入更多氟碳类气体，牺牲一些方向性来达到更好的选择比； 如果侧重物理攻击，就通入更多惰性气体，比如氩气，主要用高能粒子溅射硅片，确保纵向刻蚀，但缺点是选择比较低，容易不分敌我，上下层一起穿透。   所以干法刻蚀设备，一般会配备终点检测功能，尽量避免过度刻蚀，或者更保险一点，我们在芯片上，先额外沉积一层氮化硅之类的物质用来作为停止层。这里提到的沉积，是光刻与刻蚀之外，芯片制造的第三个重要工艺，这三者通常互相关联。   在干法蚀刻中，气体受高频（主要为 13.56 MHz 或 2.45 GHz）激发。在 1 到 100 Pa 的压力下，其平均自由程为几毫米到几厘米。 主要有三种类型的干法蚀刻： • 物理干法蚀刻：加速粒子对晶圆表面的物理磨损 • 化学干法蚀刻：气体与晶圆表面发生化学反应 • 化学物理干法蚀刻：具有化学特性的物理蚀刻工艺 物理性刻蚀 物理性刻蚀是利用辉光放电将气体，如Ar气电离成带正电的离子，再利用偏压将离子加速，溅击在被刻蚀物的表面，而将被刻蚀物的原子击出、溅射，该过程完全是物理上的能量转移。 物理性刻蚀可进一步分为：溅射刻蚀和离子束蚀刻。 溅射刻蚀：利用等离子体中的离子或高能原子对衬底进行轰击，溅射出衬底原子，形成掩蔽膜图形。 离子束铣蚀：利用高能离子束对衬底进行轰击，撞击出衬底原子，形成掩蔽膜图形。 离子束蚀刻 离子束蚀刻 (Ion beam etch) 是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。   为避免颗粒，将第二种气体引入腔室。该气体与氩离子发生反应并引起物理化学蚀刻过程。部分气体与表面反应，但也与打磨出的颗粒反应形成气态副产物。几乎所有材料都可以用这种方法蚀刻。由于垂直辐射，垂直壁上的磨损非常低（高各向异性）。然而，由于低选择性和低蚀刻速率，该工艺在当今的半导体制造中很少使用。 特点：具有非常好的方向性，可获得接近垂直的刻蚀轮廓。但是由于离子是全面均匀地溅射在芯片上，光刻胶和被刻蚀材料同时被刻蚀，造成刻蚀选择比差。同时，被击出的物质大多为不易挥发的物质，这些物质容易二次沉积在被刻蚀薄膜的表面及侧壁。因此，在超大规模集成电路制作工艺中，很少使用完全物理方式的干法刻蚀方法。   化学性刻蚀 化学性刻蚀（等离子体刻蚀Plasma Etching PE）就需要化学清洗，化学性刻蚀是一种利用化学反应去除材料表面的工艺，但是每次刻蚀之后，都需要对反应室进行清洗和除去残留物，化学清洗是一种高效的清洗方法，通过在反应室内通入酸碱等化学试剂进行化学反应，清除反应室内的污染物。 等离子刻蚀（Plasma etch）是一种绝对化学刻蚀工艺（化学干法刻蚀，Chemical dry etch）。优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。 一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。   在气体放电区域，由于冲击存在各种颗粒，其中有自由基。自由基是具有不饱和电子的中性原子或分子，因此非常活泼。作为中性气体，例如四氟甲烷CF4被引入气体放电区并分离成CF2和氟分子F2。类似地，氟可以通过添加氧气 O2 从 CF4 中分离出来： 2 CF4 + O2 ---> 2 COF2 + 2 F2 氟分子可以通过气体放电区的能量分裂成两个单独的氟原子：每个氟原子都是一个氟自由基，因为每个原子都有七个价电子，并希望实现惰性气体构型。除了中性自由基之外，还有几个部分带电的粒子（CF+4、CF+3、CF+2、...）。然后，所有粒子、自由基等都通过陶瓷管进入蚀刻室。带电粒子可以通过提取光栅从蚀刻室中阻挡或者在它们形成中性分子的途中重新组合。氟自由基也有部分重组，但足以到达蚀刻室，在晶圆表面发生反应并引起化学磨损。其他中性粒子不是蚀刻过程的一部分，并且与反应产物一样被耗尽。 可在等离子蚀刻中蚀刻的薄膜示例：• 硅: Si + 4F---> SiF4• 二氧化硅: SiO2 + 4F---> SiF4 + O2• 氮化硅: Si3N4 + 12F---> 3SiF4 + 2N23.反应离子蚀刻蚀刻特性: 选择性、蚀刻轮廓、蚀刻速率、均匀性、可重复性 - 均可以在反应离子蚀刻 (Reactive ion etch) 中非常精确地控制。各向同性蚀刻轮廓以及各向异性是可能的。因此，RIE 工艺是一种化学物理蚀刻工艺，是半导体制造中用于构造各种薄膜的最重要工艺。在工艺室内，晶圆放置在高频电极（HF电极）上。通过碰撞电离产生等离子体，其中出现自由电子和带正电的离子。如果 HF 电极处于正电压，则自由电子会在其上积聚，并且由于它们的电子亲和力而无法再次离开电极。因此，电极充电至 -1000 V（偏置电压）。不能跟随快速交变场的慢离子向带负电的电极移动。 如果离子的平均自由程高，则粒子以几乎垂直的方向撞击晶片表面。因此，材料被加速离子（物理蚀刻）从表面击出，此外，一些粒子与表面发生化学反应。横向侧壁不受影响，因此没有磨损并且蚀刻轮廓保持各向异性。选择性不是太小，但是，由于物理蚀刻进程，它也不是太大。此外，晶圆表面会被加速离子损坏，必须通过热退火进行固化。蚀刻工艺的化学部分是通过自由基与表面以及物理铣削材料的反应来完成的，这样它就不会像离子束蚀刻那样重新沉积到晶圆或腔室壁上。通过增加蚀刻室中的压力，颗粒的平均自由程减少。因此会有更多的碰撞，因此粒子会朝着不同的方向前进。这导致较少的定向蚀刻，蚀刻过程获得更多的化学特性。选择性增加，蚀刻轮廓更加各向同性。通过在硅蚀刻期间侧壁的钝化，实现了各向异性的蚀刻轮廓。因此，蚀刻室内的氧气与磨出的硅反应形成二氧化硅，二氧化硅沉积垂直侧壁。由于离子轰击，水平区域上的氧化膜被去除，使得横向的蚀刻进程继续进行。   蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。 选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。   蚀刻工艺不限于一种气体、气体混合物或固定工艺参数。例如，可以首先以高蚀刻速率和低选择性去除多晶硅上的原生氧化物，而随后以相对于下方层的更高选择性蚀刻多晶硅。 在低气压气体环境下，刻蚀设备利用外电场将刻蚀气体（如氯或氟气体，CF4、SF6CI2、BCI3等 ）电离成等离子体，等离子体中含有自由电子、带电离子、分子及反应活性很强的基团，它们扩散到被刻蚀薄膜表面后与薄膜表面原子反应生成具有挥发性的反应产物，并被真空设备抽离反应腔。因这种反应完全利用化学反应，故称为化学性刻蚀。这种刻蚀方式与湿法刻蚀类似，只是反应物与产物的状态从液态改为气态，并以等离子体来加快反应速率。 物理化学性刻蚀 物理化学性刻蚀又称为反应离子刻蚀。简单来说，就是物理性刻蚀和化学性刻蚀结合使用，以实现更高效的刻蚀效果，因此，反应腔里的反应气体流量反应温度、反应压力等，都会影响刻蚀速率和刻蚀质量。 无论是从化学性干法刻蚀还是物理性干法刻蚀，都有其固有的优缺点，而物理化学性刻蚀则作为两种刻蚀方法的优势互补存在，集成电路工艺中采用最多的刻蚀方法是结合物理性的等离子袭击与化学反应的刻蚀。 刻蚀工艺相关气体应用 同为刻蚀工艺，对应各种各样的材料和图形，需要的结果也不相同，刻蚀工艺也都各不相同。刻蚀材料：半导体、半导体薄膜、绝缘薄膜、金属薄膜等； 同为刻蚀工艺，对应各种各样的材料和图形，需要的结果也不相同，刻蚀工艺也都各不相同。刻蚀材料：半导体、半导体薄膜、绝缘薄膜、金属薄膜等。 刻蚀气体：SF6、CHF3、CF4、C4F8、Cl2、BCl3、HBr、NF3、SiCl4等；Ar、O2、He（辅助性气体） 简单来说，刻蚀反应使用的气体能够与被刻蚀物反应并产生挥发性物质，但不是任何一种气体都可以使用。另外，希望使用的气体最好处于稳定状态。使用液态气体时，气化场所的配置和适当的管道温度等，都需要相应的应对措施。 附：刻蚀气体表 刻蚀工艺中的关键因素——速率、均匀性、选择性和轮廓 刻蚀工艺是微电子加工中不可或缺的一环。在制造各种芯片和器件时，刻蚀工艺可以对材料进行加工和改良。然而，刻蚀工艺的质量和效率受到许多因素的影响，其中包括刻蚀速率、刻蚀的均匀性、刻蚀选择性和刻蚀轮廓等因素。 刻蚀速率 刻蚀速率是测量刻蚀物质被移除的速率。由于刻蚀速率直接影响刻蚀的产量，因此刻蚀速率是一个重要参数。通过测量刻蚀前后的薄膜厚度，将差值除以刻蚀时间就能计算出刻蚀速率： 刻蚀速率=(刻蚀前厚度-刻蚀后厚度)/刻蚀时间 对于图形化刻蚀，刻蚀速率可以通过扫描电子显微镜(SEM)直接测量出被移除的薄膜厚度。 问题：如果热氧化层的厚度为5000A,经过30s等离子体刻蚀后，厚度变为2400A,求刻蚀速率。 答：刻蚀速率=(5000A-2400A)/0.5min=2600A/0.5min=5200A/min 问题：下图显示了BPSG接触窗口的刻蚀轮廓，求刻蚀速率。   答：刻蚀速率=4500A/(45/60)min=4500A/0.75min=6000A/min。 刻蚀的均匀性 刻蚀过程重要的一点是要求整个晶圆必须有一个均匀的刻蚀速率，或好的晶圆内(WithinWafer,WIW)均匀性，以及高的重复性，好的晶圆对晶圆均匀性。通常均匀性由测量刻蚀前后晶圆的特定点厚度，并计算这些点的刻蚀速率得出。若它们是x1、x2、xN，其中N表示数据点的总数。 问题：利用五点测量法计算NUm(见下图)：   刻蚀前：3500A,3510A,3499A,3501A,3493A 刻蚀60s后：1500A,1455A,1524A,1451A,1563A 答：刻蚀速率为：2000A/min,2055A/min,1975A/min, 2055A/min和1930A/min。 平均刻蚀速率为：2003A/min NUm=(2055-1930)/(2x2003)=3.12% 当与代理商或客户交易时，均匀性的定义很重要，因为不同的定义将产生不同的结果。 刻蚀选择性 图形化刻蚀通常包含三种材料:光刻胶、被刻蚀的薄膜及衬底。刻蚀过程中，这三种材料都会受刻蚀剂的化学反应或等离子体刻蚀中离子轰击的影响。不同材料之间的刻蚀速率差就是所谓的选择性。 选择性是指不同材料之间的刻蚀速率比率，特别是对于要被蚀刻的材料和不被移除的材料。 比如，当刻蚀栅电极时(见下图),光刻胶作为刻蚀屏蔽层而多晶硅是被刻蚀的材料。由于等离子体刻蚀难免会刻蚀到光刻胶，所以必须有足够高的多晶硅对光刻胶的选择性以避免刻蚀完成前损失过多的光刻胶(PR)。多晶硅下方是厚度为15〜100A的超薄栅氧化层。这个工艺过程中，多晶硅对氧化物的选择性必须非常高，才能避免多晶硅过刻蚀中穿透栅氧化层。 刻蚀轮廓 刻蚀的最重要特征之一就是刻蚀轮廓，它将影响沉积工艺。下图显示了不同的刻蚀轮廓。一般利用扫描式电子显微镜(SEM)观察刻蚀轮廓。 垂直轮廓是最理想的刻蚀图形，因为它能将PR上的图形转移到下面的薄膜而不造成任何CD损失。许多情况下，尤其是接触窗和金属层间接触窗孔刻蚀，使用非等向性且略微倾斜的轮廓较好,这样刻蚀窗口的张角较大，使后续的钨CVD能够容易填充而不留空隙。单纯的化学刻蚀具有等向性轮廓，在光刻胶下产生底切效应并造成CD损失。底切轮廓是由于反应式离子刻蚀(RIE)过程中过多的蚀刻气体分子或过多的离子散射到侧壁上造成的，RIE结合了物理和化学刻蚀。轮廓底切效应很容易造成后续的沉积过程并在填补空隙或空洞时产生间隙。另外，“I”字形轮廓的形成是因为夹心式薄膜的中间层使用了错误的刻蚀化学试剂形成的。 综上所述，刻蚀工艺中的刻蚀速率、刻蚀的均匀性、刻蚀选择性和刻蚀轮廓等因素是影响加工质量和效率的关键因素。在实际应用中，需要根据具体情况来选择合适的刻蚀条件和器件设计，以达到最佳的加工效果。

等离子体蚀刻可能是半导体制造中最重要的工艺，也可能是仅次于光刻的所有晶圆厂操作中最复杂的。几乎一半的晶圆制造步骤都依赖于等离子体，一种高能电离气体来完成它们的工作。 尽管晶体管和存储单元不断缩小，工程师们仍在继续提供可靠的蚀刻工艺。 Lam Research负责蚀刻产品集团营销的公司副总裁Thomas Bondur表示：“为了可持续地制造出具有纳米级精度和正确结构的芯片，晶圆厂设备制造商需要突破等离子体物理、材料工程和数据科学的界限，提供所需的设备解决方案。”。这一点在等离子体蚀刻中最为明显，等离子体蚀刻与光刻技术携手合作，在晶圆上创造出精确、可重复的特征。 本报告研究了3D NAND、DRAM、纳米片FET和互连中的关键蚀刻步骤，并展望了2D器件和后端处理。该行业也在追求更可持续的蚀刻化学，以减少其晶圆厂的等效二氧化碳排放。 对于许多工具制造商来说，工艺建模在蚀刻工艺开发中起着关键作用。目标是缩短上市时间，同时降低晶圆和掩模成本。 Lam Research高级营销总监Barrett Finch表示：“一些最棘手的步骤的蚀刻工艺优化可能需要一年或更长时间才能完成。”。“我们最近在三周内完成了一些过程模拟工作，预计需要三个月的时间，使用典型的硅基测试和开发。” 仅就设备制造商的掩模和晶圆成本而言，这可能高达数十万甚至数百万美元。 蚀刻基础 蚀刻工艺与光刻技术协同工作。蚀刻通常在沉积薄膜之前（通过外延、化学或物理气相沉积等）。通常，CVD薄膜涂有光刻胶，然后使用光学光刻（248nm或193nm UV，13.5nm EUV）通过图案化掩模版（掩模）曝光。抵抗发展然后揭示模式。在单晶片等离子体蚀刻室中，通常蚀刻化学物质和离子轰击并去除光致抗蚀剂缺失的CVD膜（在正色调抗蚀剂中）。蚀刻后，抗蚀剂灰化、湿式化学清洗和/或湿式蚀刻去除残留物。 等离子体蚀刻工艺可以大致分为电介质、硅或导体蚀刻。二氧化硅和氮化硅等电介质最好使用氟化气体蚀刻，而硅和金属层与氯化学反应最好。基本上有三种干法蚀刻模式——反应离子蚀刻、等离子体蚀刻和溅射蚀刻（离子束）。蚀刻工艺都是关于化学反应物、等离子体和晶片材料之间的复杂相互作用。当RF偏压施加到反应性气体时，电子和带正电的离子轰击晶片以物理地去除（蚀刻）材料，而化学物质和自由基与暴露的材料反应以形成挥发性副产物。蚀刻可以是各向同性（垂直和水平反应相等）、各向异性（仅垂直）或介于两者之间。   图1：从finFET到GAA的转变驱动了关键的各向同性选择性蚀刻要求。资料来源：Lam Research 蚀刻工程师最关心的指标是蚀刻速率、轮廓控制、均匀性（整个晶片）和蚀刻选择性，因为这些都会影响产量和生产率。蚀刻选择性只是要蚀刻的材料相对于其底层的去除率，例如硅上的SiO2。在蚀刻期间，不去除过多的光致抗蚀剂也是有利的。但在这种情况下，通常在将图案转移到下面的膜之前，将其转移到硬掩模（二氧化硅、氮化硅、SiOC、TiN）。 选择性规格从2:1到1000:1不等（高度选择性蚀刻）。随着每个新节点的出现，这些规范变得更加严格。imec的干蚀刻研发工程师Philippe Bézard说：“随着高NA EUV在未来四年内开始取代常规EUV，焦点要低得多，所以你不能再暴露厚的光刻胶——我所说的厚是指30纳米。”。“但你仍然需要在下面对相同的膜厚度进行构图。所以现在你要求更高的选择性，因为我们必须达到10:1，而不是2:1，这是选择性的突然提高了4到5倍。” 从概念验证（POC）到大批量制造（HVM） Bézard描述了蚀刻工艺发展的三个阶段： 1、确定需要什么蚀刻剂、气体、辅助层等来执行蚀刻； 2、演示在规格范围内完全去除薄膜的性能，并在一片晶圆上实现匀 性，       以及 3、确定如何在HVM中以高产量和小漂移的方式在数千个晶片上重复该过      程。 通常，熟练的蚀刻和集成工程师处理开发的前两个阶段。第三阶段将再次利用工程专业知识，但机器学习可能会有所帮助。 “机器学习和数据分析通常只在第三阶段有用，”Bézard说。“它非常强大，因为它可以访问大量数据，并且可以理解一百万个相互作用的微小而简单的东西。因此，对于人脑来说，试图弄清楚这一点非常困难，但对于计算机程序来说，它更容易管理。但在你有了新的应用程序、新的材料被蚀刻或新的集成的情况下，它并没有显示出比人类有任何改进。” ML的使用也与制造成本有关，因为第三阶段使用了数千片晶圆——至少比第一阶段和第二阶段使用的晶圆大一个数量级。 Lam Research蚀刻产品组高级总监Barrett Finch将新工艺寻路描述为从标称工艺流程和布局中获得概念验证，并在晶圆上开发一个或多个工作装置。然后将该POC转移到晶圆厂的产品开发团队，以扩大流程并提高产量。 芬奇表示：“将名义上的概念验证转化为可行的收益产品所需的工作量往往被低估，这与盈利能力产生了巨大差距。”。“工艺窗口建模试图通过将晶圆厂的变化引入研发寻路的早期阶段来缩小这一差距。”他建议，虚拟DOE和基于蒙特卡洛的多个工艺参数分析通过模拟预期的变化来测试POC。 他说：“工艺窗口建模可以回答这样一个问题，‘我必须保持多大的CD或可变性才能达到最低的设备性能和产量？’我们在几天内完成了100多万个虚拟晶圆的虚拟工艺窗口测试，这在现实生活中是不可能实现的。”。 多个参数影响蚀刻速率、轮廓和选择性。一个关键是温度。Lam Research半导体工艺和集成工程高级经理Benjamin Vincent表示：“我们的客户在控制蚀刻速率、选择性和蚀刻轮廓时，可以看到蚀刻工艺中热效应的影响。所有这些参数都会影响器件产量和晶圆厂生产率。”。他认为，当一个工艺步骤有多种可能的配置（工艺空间很大），或者该步骤的下游结果高度不可预测时，模拟可能特别有用。 Lam研究公司Esgee Technologies的产品营销经理Alex Guermouche说：“蚀刻过程取决于晶片的表面温度，这取决于几种热通量，包括热传导、离子冲击能、表面反应和等离子体辐射热通量。”。“因此，等离子体模型需要结合所有这些物理特征，以准确描述晶片表面的温度变化。工艺模拟软件可以对一系列蚀刻属性进行建模，使我们能够更快地获得更好的蚀刻结果，并加快客户提高产量或优化产量的能力。” 蚀刻工艺的精确定时 对于更紧密的几何形状和更薄的膜，需要平衡蚀刻速率和对其他操作参数的良好控制。 芬奇说：“随着设计规则的缩小，许多蚀刻工艺都转向了非常快速的等离子体蚀刻工艺步骤，这些步骤需要对所有反应输入进行高度精确的控制：功率、压力、化学和温度。”他指出，优化等离子体脉冲行为也有一种趋势，即产生特定的离子与中性比，然后清除副产物。“这种情况的高级建模对于进一步扩大设备规模至关重要。” 一段时间以来，蚀刻系统的制造商一直在使用建模软件来加快下一个节点的开发或斜坡产量。考虑到这个过程及其所有变量的复杂性，这并不奇怪。 芬奇说：“在开发下一个节点技术时，根本没有足够的时间或足够的晶圆来执行所有可能的工艺实验。”。“蚀刻设备设置组合的数量可能达到数百万，甚至数十亿，使用所有工艺可能性进行强力晶圆开发根本不可能。” 当然，所有好的模型都是在实际芯片上验证的。芬奇说：“一个准确的模型应该是预测性的，它应该解决用户想要解决的有针对性的问题。”。“每次根据模拟工作推荐工艺或设计变更时，实际的晶圆厂数据都应该反映推荐的结果。在我们的案例中，我们能够使用基于模型的结果准确预测工艺变更的影响，并快速解决困难的工艺和技术开发问题。” 工具供应商也在开发先进的蚀刻工艺，以更紧密地集成生产线，并将曾经的两个掩模级工艺（两个光刻步骤）转变为一个工艺，从而简化工艺并降低成本。 Bézard说：“公司没有对现有硬件进行改造，使瑞士军刀装备更加精良，而是引入了针对特定应用的技术，例如解决尖端问题的新系统。”。其目的是使彼此面对的两条线更紧密地结合在一起，目前需要先进行线图案化步骤，然后进行切割掩模。“应用材料公司和其他公司正在引入的是一种在水平方向上直接蚀刻的方法。”这种工艺也可以扩大通孔。 纳米片FET的蚀刻步骤 纳米片工艺流程中最关键的蚀刻步骤包括伪栅极蚀刻、各向异性柱蚀刻、各向同性间隔物蚀刻和沟道释放步骤。[1] 通过硅和SiGe交替层的轮廓蚀刻是各向异性的，并且使用氟化化学。内部间隔物蚀刻（压痕）和沟道释放步骤被优化以去除硅损失极低的SiGe。 渠道发布步骤至关重要。“纳米片的释放要求极高的选择性，”Bézard说。“大多数纳米片都是硅，然后是硅锗和硅。你有交替的层，你需要在不修改另一层的情况下去除一层。”一些出版物讨论了进行多步骤SiGe蚀刻，以减少单个蚀刻步骤对结构产生的应力。 该工艺的下一步是形成自对准接触。“在这里，我们试图做的基本上是蚀刻二氧化硅，而不是接触或凹陷氮化硅。比方说，目前的规格是3毫米的凹陷，但人们要求零损失，”Bézard说。“在这种情况下，我们甚至没有使用选择性这个词。我们只是谈论休会——以及零休会。”   3D NAND 对于3D NAND闪存，层的数量继续增长，未来需要采用多个堆叠层，最终形成堆叠设备的垂直串。Robert Clark说：“此外，随着层数的增长，为了继续增加比特密度，有很大的动力来缩放层的字线间距或垂直/Z间距。”，TEL技术人员和技术总监的高级成员。“从工艺角度来看，蚀刻和沉积工艺需要不断改进，以适应不断扩大规模所需的越来越小的临界尺寸下越来越高的纵横比。” 克拉克描述了未来的变化。他说：“着眼于多层电荷陷阱器件的先进节点，将需要对栅极堆叠进行工程设计，以实现更短的栅极长度、每个单元更多的能级和提高编程效率，这可能是通过采用高k材料实现的。未来也可能需要更高导电率的沟道来取代多晶硅沟道。”。 3D NAND中最关键的蚀刻之一涉及通过多层氧化物-氮化物堆叠（200+层）深度蚀刻约100nm的孔，深度可达10µm。Imec的Bézard表示，这一蚀刻步骤特别昂贵。 “我们有一种物理现象，称为差分充电效应，”他说。“在等离子体中，我们有电子、离子和中性物种来简化很多。电子向各个方向移动，但离子垂直于表面加速。所以空穴底部有正电荷，顶部有负电荷，你会得到一个试图排斥入射离子的电场。” 因此，需要高功率电平来完全蚀刻沟槽。他说：“我们正努力在不产生电弧的情况下维持30至50千瓦的功率，因此卡盘必须经过非常好的抛光和制造。”。 深蚀刻也会产生需要最小化的应力，特别是因为多层NAND制造随后需要晶片薄化、精确对准和与下一层的混合结合。   其他流程 并非所有芯片制造商都生产需要EUV光刻的尖端芯片。许多晶圆厂正在扩展其193nm光刻和蚀刻工艺。 布鲁尔科学公司半导体产品多元化主管Brian Wilbur表示：“我们最近开始推出一种高温SOC材料，它扩展了其图案化能力，可以承受更高的温度，无论是用作CVD层的底层还是掩模。”。 用于最紧金属线的BEOL预计将经历从双镶嵌集成方案到除铜以外的互连的减法沉积和蚀刻的戏剧性转变。在这里，钌和钼这两种金属已经得到了最彻底的发展。他们有不同的优势。钼在蚀刻过程中更容易氧化，使其与双镶嵌方案更兼容，而且价格低廉。钌是一种贵金属，因此没有同样的腐蚀问题，但成本要高得多。 器件结构也变得不能容忍边缘放置误差。TEL的Clark表示，将需要新的方案来实现从一层到另一层以及过孔和线路之间的自对准。“第一个实现可能是用于DRAM中的掩埋字线，以及用于逻辑的小间距MOL金属层，其中需要更高的热稳定性以及更低的电阻率或无衬金属。” 下一代发展 从长远来看，理想情况下，该行业将过渡到热预算较低的后端工艺（接近300°C而不是400°C），以便将设备集成到后端互连层中。 TEL的Clark表示：“该行业确实需要开始将设备构建成更多的层。”。“这意味着我们需要在BEOL内部以BEOL热预算构建内存和逻辑设备。” 克拉克说，到目前为止，使用半导体氧化物制造的器件似乎很有前景，无论是将存储器器件集成到逻辑BEOL流中，还是在DRAM中的存储器阵列上构建CMOS阵列。 另一个重大转变涉及2D材料的集成，研究机构和领先的芯片制造商已经开始测试2D材料。正在考虑对二硫化钨或二硫化钼等材料进行蚀刻处理。但由于这些薄膜只由一层单层材料组成，开发集成它们的晶圆制造工艺极具挑战性。 可持续性 芯片制造商和材料供应商正在寻求替代化学品来减少碳排放。在蚀刻中，罪魁祸首是具有高全球变暖潜能（GWP）的氟化气体。 imec的Bézard说：“PFAS之所以有问题，是因为它的分子非常稳定。”。“大气中的光或化学反应不足以分解它。” 他说，许多氧气含量较高的替代气体混合物更容易离解，全球升温潜能值较低。“然而，任何候选人都必须拿出同样好甚至更高的表现才能开始。” 但可持续性并不是一个特别的蚀刻或沉积挑战。从光刻到封装，这是一个全面的行业挑战，新材料的影响会影响整个器件加工。

CCP全称是Capacitively Coupled Plasma，即电容耦合等离子。是一种广泛用于芯片制造刻蚀的工艺，能够以极高的精度和对材料的最小损伤来刻蚀晶圆材料。 CCP工作原理： 电容耦合等离子体刻蚀由两块平行金属板组成，两个金属电极相隔一小段距离。反应器中的气体压力可以小于或等于大气压。典型的 CCP 系统由单个射频(RF) 电源驱动，通常频率为 13.56 MHz。两个电极之一连接到电源，另一个接地。由于这种结构在原理上类似于电路中的电容器，因此在这种结构中形成的等离子体称为电容耦合等离子体。 当电极之间产生电场时，气体中的电子响应电场并获得能量。  离子越重，获得的能量就越少。高能电子可以直接或间接地通过碰撞使气体电离，产生二次电子。当电场足够强时，它会导致所谓的电子雪崩。雪崩击穿后，由于有大量的自由电子，气体变得导电。它通常伴随着气体中激发的原子或分子的光发射，当产生可见光时，用肉眼也可以间接观察到 等离子体的产生，。 之后等离子体中的离子受到电场的吸引，以高速冲向其中一个电极，这个电极通常是覆盖有要刻蚀材料的晶圆。 离子以高速撞击材料表面，与表面的原子或分子发生物理和化学反应，从而达到刻蚀的效果。 CCP的优势 刻蚀速度更快：因为CCP刻蚀系统能够产生高密度的等离子体，RF（射频）电源产生的电场可以加速离子，使它们以更高的能量撞击待刻蚀的材料，从而提高刻蚀速度。 刻蚀精度高：在CCP刻蚀过程中，由于射频电场的存在，离子的轰击方向性较好，这意味着离子主要是垂直于待刻蚀表面的方向移动。这种方向性轰击有助于实现高精度的刻蚀，因为它可以减少侧向刻蚀，从而提高刻蚀的深宽比。 均匀性好：由于电容耦合的特点，CCP刻蚀通常能够在较低的气压下产生稳定的等离子体。等离子体的能量分布均匀，有利于实现均匀的刻蚀过程。 ccp应用领域： 微电机系统（MEMS） 光电子器件 纳米材料研究等 CCP的常见刻蚀材料： 半导体材料，如硅、锗、砷化镓、氮化镓等。 绝缘材料，如氧化硅、氮化硅、氧化铝等。 金属材料，如铝、铜、钛、钨、金、银等。 光学材料，如玻璃、石英等。