蚀刻工艺的选择性和成本控制

等离子体蚀刻可能是半导体制造中最重要的工艺，也可能是仅次于光刻的所有晶圆厂操作中最复杂的。几乎一半的晶圆制造步骤都依赖于等离子体，一种高能电离气体来完成它们的工作。

尽管晶体管和存储单元不断缩小，工程师们仍在继续提供可靠的蚀刻工艺。

Lam Research负责蚀刻产品集团营销的公司副总裁Thomas Bondur表示：“为了可持续地制造出具有纳米级精度和正确结构的芯片，晶圆厂设备制造商需要突破等离子体物理、材料工程和数据科学的界限，提供所需的设备解决方案。”。这一点在等离子体蚀刻中最为明显，等离子体蚀刻与光刻技术携手合作，在晶圆上创造出精确、可重复的特征。

本报告研究了3D NAND、DRAM、纳米片FET和互连中的关键蚀刻步骤，并展望了2D器件和后端处理。该行业也在追求更可持续的蚀刻化学，以减少其晶圆厂的等效二氧化碳排放。

对于许多工具制造商来说，工艺建模在蚀刻工艺开发中起着关键作用。目标是缩短上市时间，同时降低晶圆和掩模成本。

Lam Research高级营销总监Barrett Finch表示：“一些最棘手的步骤的蚀刻工艺优化可能需要一年或更长时间才能完成。”。“我们最近在三周内完成了一些过程模拟工作，预计需要三个月的时间，使用典型的硅基测试和开发。”

仅就设备制造商的掩模和晶圆成本而言，这可能高达数十万甚至数百万美元。

蚀刻基础

蚀刻工艺与光刻技术协同工作。蚀刻通常在沉积薄膜之前（通过外延、化学或物理气相沉积等）。通常，CVD薄膜涂有光刻胶，然后使用光学光刻（248nm或193nm UV，13.5nm EUV）通过图案化掩模版（掩模）曝光。抵抗发展然后揭示模式。在单晶片等离子体蚀刻室中，通常蚀刻化学物质和离子轰击并去除光致抗蚀剂缺失的CVD膜（在正色调抗蚀剂中）。蚀刻后，抗蚀剂灰化、湿式化学清洗和/或湿式蚀刻去除残留物。

等离子体蚀刻工艺可以大致分为电介质、硅或导体蚀刻。二氧化硅和氮化硅等电介质最好使用氟化气体蚀刻，而硅和金属层与氯化学反应最好。基本上有三种干法蚀刻模式——反应离子蚀刻、等离子体蚀刻和溅射蚀刻（离子束）。蚀刻工艺都是关于化学反应物、等离子体和晶片材料之间的复杂相互作用。当RF偏压施加到反应性气体时，电子和带正电的离子轰击晶片以物理地去除（蚀刻）材料，而化学物质和自由基与暴露的材料反应以形成挥发性副产物。蚀刻可以是各向同性（垂直和水平反应相等）、各向异性（仅垂直）或介于两者之间。

 

图1：从finFET到GAA的转变驱动了关键的各向同性选择性蚀刻要求。资料来源：Lam Research

蚀刻工程师最关心的指标是蚀刻速率、轮廓控制、均匀性（整个晶片）和蚀刻选择性，因为这些都会影响产量和生产率。蚀刻选择性只是要蚀刻的材料相对于其底层的去除率，例如硅上的SiO2。在蚀刻期间，不去除过多的光致抗蚀剂也是有利的。但在这种情况下，通常在将图案转移到下面的膜之前，将其转移到硬掩模（二氧化硅、氮化硅、SiOC、TiN）。

选择性规格从2:1到1000:1不等（高度选择性蚀刻）。随着每个新节点的出现，这些规范变得更加严格。imec的干蚀刻研发工程师Philippe Bézard说：“随着高NA EUV在未来四年内开始取代常规EUV，焦点要低得多，所以你不能再暴露厚的光刻胶——我所说的厚是指30纳米。”。“但你仍然需要在下面对相同的膜厚度进行构图。所以现在你要求更高的选择性，因为我们必须达到10:1，而不是2:1，这是选择性的突然提高了4到5倍。”

从概念验证（POC）到大批量制造（HVM）

Bézard描述了蚀刻工艺发展的三个阶段：

1、确定需要什么蚀刻剂、气体、辅助层等来执行蚀刻；

2、演示在规格范围内完全去除薄膜的性能，并在一片晶圆上实现匀 性，       以及

3、确定如何在HVM中以高产量和小漂移的方式在数千个晶片上重复该过      程。

通常，熟练的蚀刻和集成工程师处理开发的前两个阶段。第三阶段将再次利用工程专业知识，但机器学习可能会有所帮助。

“机器学习和数据分析通常只在第三阶段有用，”Bézard说。“它非常强大，因为它可以访问大量数据，并且可以理解一百万个相互作用的微小而简单的东西。因此，对于人脑来说，试图弄清楚这一点非常困难，但对于计算机程序来说，它更容易管理。但在你有了新的应用程序、新的材料被蚀刻或新的集成的情况下，它并没有显示出比人类有任何改进。”

ML的使用也与制造成本有关，因为第三阶段使用了数千片晶圆——至少比第一阶段和第二阶段使用的晶圆大一个数量级。

Lam Research蚀刻产品组高级总监Barrett Finch将新工艺寻路描述为从标称工艺流程和布局中获得概念验证，并在晶圆上开发一个或多个工作装置。然后将该POC转移到晶圆厂的产品开发团队，以扩大流程并提高产量。

芬奇表示：“将名义上的概念验证转化为可行的收益产品所需的工作量往往被低估，这与盈利能力产生了巨大差距。”。“工艺窗口建模试图通过将晶圆厂的变化引入研发寻路的早期阶段来缩小这一差距。”他建议，虚拟DOE和基于蒙特卡洛的多个工艺参数分析通过模拟预期的变化来测试POC。

他说：“工艺窗口建模可以回答这样一个问题，‘我必须保持多大的CD或可变性才能达到最低的设备性能和产量？’我们在几天内完成了100多万个虚拟晶圆的虚拟工艺窗口测试，这在现实生活中是不可能实现的。”。

多个参数影响蚀刻速率、轮廓和选择性。一个关键是温度。Lam Research半导体工艺和集成工程高级经理Benjamin Vincent表示：“我们的客户在控制蚀刻速率、选择性和蚀刻轮廓时，可以看到蚀刻工艺中热效应的影响。所有这些参数都会影响器件产量和晶圆厂生产率。”。他认为，当一个工艺步骤有多种可能的配置（工艺空间很大），或者该步骤的下游结果高度不可预测时，模拟可能特别有用。

Lam研究公司Esgee Technologies的产品营销经理Alex Guermouche说：“蚀刻过程取决于晶片的表面温度，这取决于几种热通量，包括热传导、离子冲击能、表面反应和等离子体辐射热通量。”。“因此，等离子体模型需要结合所有这些物理特征，以准确描述晶片表面的温度变化。工艺模拟软件可以对一系列蚀刻属性进行建模，使我们能够更快地获得更好的蚀刻结果，并加快客户提高产量或优化产量的能力。”

蚀刻工艺的精确定时

对于更紧密的几何形状和更薄的膜，需要平衡蚀刻速率和对其他操作参数的良好控制。

芬奇说：“随着设计规则的缩小，许多蚀刻工艺都转向了非常快速的等离子体蚀刻工艺步骤，这些步骤需要对所有反应输入进行高度精确的控制：功率、压力、化学和温度。”他指出，优化等离子体脉冲行为也有一种趋势，即产生特定的离子与中性比，然后清除副产物。“这种情况的高级建模对于进一步扩大设备规模至关重要。”

一段时间以来，蚀刻系统的制造商一直在使用建模软件来加快下一个节点的开发或斜坡产量。考虑到这个过程及其所有变量的复杂性，这并不奇怪。

芬奇说：“在开发下一个节点技术时，根本没有足够的时间或足够的晶圆来执行所有可能的工艺实验。”。“蚀刻设备设置组合的数量可能达到数百万，甚至数十亿，使用所有工艺可能性进行强力晶圆开发根本不可能。”

当然，所有好的模型都是在实际芯片上验证的。芬奇说：“一个准确的模型应该是预测性的，它应该解决用户想要解决的有针对性的问题。”。“每次根据模拟工作推荐工艺或设计变更时，实际的晶圆厂数据都应该反映推荐的结果。在我们的案例中，我们能够使用基于模型的结果准确预测工艺变更的影响，并快速解决困难的工艺和技术开发问题。”

工具供应商也在开发先进的蚀刻工艺，以更紧密地集成生产线，并将曾经的两个掩模级工艺（两个光刻步骤）转变为一个工艺，从而简化工艺并降低成本。

Bézard说：“公司没有对现有硬件进行改造，使瑞士军刀装备更加精良，而是引入了针对特定应用的技术，例如解决尖端问题的新系统。”。其目的是使彼此面对的两条线更紧密地结合在一起，目前需要先进行线图案化步骤，然后进行切割掩模。“应用材料公司和其他公司正在引入的是一种在水平方向上直接蚀刻的方法。”这种工艺也可以扩大通孔。

纳米片FET的蚀刻步骤

纳米片工艺流程中最关键的蚀刻步骤包括伪栅极蚀刻、各向异性柱蚀刻、各向同性间隔物蚀刻和沟道释放步骤。[1] 通过硅和SiGe交替层的轮廓蚀刻是各向异性的，并且使用氟化化学。内部间隔物蚀刻（压痕）和沟道释放步骤被优化以去除硅损失极低的SiGe。

渠道发布步骤至关重要。“纳米片的释放要求极高的选择性，”Bézard说。“大多数纳米片都是硅，然后是硅锗和硅。你有交替的层，你需要在不修改另一层的情况下去除一层。”一些出版物讨论了进行多步骤SiGe蚀刻，以减少单个蚀刻步骤对结构产生的应力。

该工艺的下一步是形成自对准接触。“在这里，我们试图做的基本上是蚀刻二氧化硅，而不是接触或凹陷氮化硅。比方说，目前的规格是3毫米的凹陷，但人们要求零损失，”Bézard说。“在这种情况下，我们甚至没有使用选择性这个词。我们只是谈论休会——以及零休会。”
 

3D NAND

对于3D NAND闪存，层的数量继续增长，未来需要采用多个堆叠层，最终形成堆叠设备的垂直串。Robert Clark说：“此外，随着层数的增长，为了继续增加比特密度，有很大的动力来缩放层的字线间距或垂直/Z间距。”，TEL技术人员和技术总监的高级成员。“从工艺角度来看，蚀刻和沉积工艺需要不断改进，以适应不断扩大规模所需的越来越小的临界尺寸下越来越高的纵横比。”

克拉克描述了未来的变化。他说：“着眼于多层电荷陷阱器件的先进节点，将需要对栅极堆叠进行工程设计，以实现更短的栅极长度、每个单元更多的能级和提高编程效率，这可能是通过采用高k材料实现的。未来也可能需要更高导电率的沟道来取代多晶硅沟道。”。

3D NAND中最关键的蚀刻之一涉及通过多层氧化物-氮化物堆叠（200+层）深度蚀刻约100nm的孔，深度可达10µm。Imec的Bézard表示，这一蚀刻步骤特别昂贵。

“我们有一种物理现象，称为差分充电效应，”他说。“在等离子体中，我们有电子、离子和中性物种来简化很多。电子向各个方向移动，但离子垂直于表面加速。所以空穴底部有正电荷，顶部有负电荷，你会得到一个试图排斥入射离子的电场。”

因此，需要高功率电平来完全蚀刻沟槽。他说：“我们正努力在不产生电弧的情况下维持30至50千瓦的功率，因此卡盘必须经过非常好的抛光和制造。”。

深蚀刻也会产生需要最小化的应力，特别是因为多层NAND制造随后需要晶片薄化、精确对准和与下一层的混合结合。

 

其他流程

并非所有芯片制造商都生产需要EUV光刻的尖端芯片。许多晶圆厂正在扩展其193nm光刻和蚀刻工艺。

布鲁尔科学公司半导体产品多元化主管Brian Wilbur表示：“我们最近开始推出一种高温SOC材料，它扩展了其图案化能力，可以承受更高的温度，无论是用作CVD层的底层还是掩模。”。

用于最紧金属线的BEOL预计将经历从双镶嵌集成方案到除铜以外的互连的减法沉积和蚀刻的戏剧性转变。在这里，钌和钼这两种金属已经得到了最彻底的发展。他们有不同的优势。钼在蚀刻过程中更容易氧化，使其与双镶嵌方案更兼容，而且价格低廉。钌是一种贵金属，因此没有同样的腐蚀问题，但成本要高得多。

器件结构也变得不能容忍边缘放置误差。TEL的Clark表示，将需要新的方案来实现从一层到另一层以及过孔和线路之间的自对准。“第一个实现可能是用于DRAM中的掩埋字线，以及用于逻辑的小间距MOL金属层，其中需要更高的热稳定性以及更低的电阻率或无衬金属。”

下一代发展

从长远来看，理想情况下，该行业将过渡到热预算较低的后端工艺（接近300°C而不是400°C），以便将设备集成到后端互连层中。

TEL的Clark表示：“该行业确实需要开始将设备构建成更多的层。”。“这意味着我们需要在BEOL内部以BEOL热预算构建内存和逻辑设备。”

克拉克说，到目前为止，使用半导体氧化物制造的器件似乎很有前景，无论是将存储器器件集成到逻辑BEOL流中，还是在DRAM中的存储器阵列上构建CMOS阵列。

另一个重大转变涉及2D材料的集成，研究机构和领先的芯片制造商已经开始测试2D材料。正在考虑对二硫化钨或二硫化钼等材料进行蚀刻处理。但由于这些薄膜只由一层单层材料组成，开发集成它们的晶圆制造工艺极具挑战性。

可持续性

芯片制造商和材料供应商正在寻求替代化学品来减少碳排放。在蚀刻中，罪魁祸首是具有高全球变暖潜能（GWP）的氟化气体。

imec的Bézard说：“PFAS之所以有问题，是因为它的分子非常稳定。”。“大气中的光或化学反应不足以分解它。”

他说，许多氧气含量较高的替代气体混合物更容易离解，全球升温潜能值较低。“然而，任何候选人都必须拿出同样好甚至更高的表现才能开始。”

但可持续性并不是一个特别的蚀刻或沉积挑战。从光刻到封装，这是一个全面的行业挑战，新材料的影响会影响整个器件加工。